Vertical integration of integrated circuit dies offers tremendous opportunities from an architectural as well as from an economical standpoint. Memory proximity supports performance scaling, and might enable significant energy savings. Partitioning of the corresponding functionalities and technologies into individual tiers can improve yield and modularity substantially.

The paradigm change of stacking active components has a direct impact on heat-removal concepts and is therefore the motivation of this thesis. A stack comprised of a single logic layer in combination with multiple memory dies was identified as the limit for traditional back-side heat removal. To minimize junction temperatures, a stacking sequence with the high heat-flux component in close proximity to the cold plate is proposed.

Interlayer cooling is the only volumetric heat-removal solution that scales with the number of dies in the stack. Hence, the focus of this thesis has been to identify the potential of interlayer cooling and to provide a modeling framework. Fundamental heat-transfer building blocks, such as unit-cell geometries, fluid structure modulation, fluid focusing, as well as four-port fluid delivery supporting power-map-aware heat removal, are discussed. Moreover, the theoretical foundation was experimentally validated on resistively heated convective test cavities. Therefore, specific bonding and insulation schemes were developed. Finally, the interlayer cooling performance was demonstrated on a pyramid chip stack.

A multi-scale modeling approach for the efficient design of non-uniform heat-removal cavities was proposed. Periodic arrangements of heat-removal unit-cells in the cavities are described by the porousmedia approximation. Their characteristics are represented by the directional and velocity-dependent modified permeability and convective thermal resistance. An extended tensor description was developed to map the pressure gradient to the DARCY velocity. These parameters were derived from detailed numerical heat and mass transport modeling for arbitrary angle-of-attack of the fluid, using a set of novel routines that support periodic hydrodynamic and thermal boundary conditions. For pin-fin arrays, a biased fluid flow towards directions with maximal permeability could be observed. Fieldcoupling between the two-dimensional porous and adjacent three-dimensional solid domains was performed to derive the temperature field in the chip stack, including heat spreading in the silicon die. The modeling results are conservative and deviate less than 20% from the measured junction temperatures, when considering the temperature dependency of the coolant viscosity. This is a very good value considering the immense complexity reduction, resulting in a low computational time of less than 20 min on a desktop computer, to derive the mass transport and junction temperatures within a chip stack.

Sputtered AuSn 80/20 was investigated as eutectic thin-film bond to form leak-tight interfaces with mechanical, electrical, and thermal functionality, as part of the technology development, to enable the use of water as coolant. The resulting bond quality was characterized for various underbump metallizations, atmospheres, and reflow/force profiles. The implementation of a differential pumped chamber allowed the use of formic acid in the flip chip bonder to reduce the tin oxide on the solder surface. The transient liquid-solid nature of the thin-film solder process explains the sensitivity on the underbump metallization and the heat ramp. Finally, processing guidelines supporting the design of leak-tight bond interfaces were summarized. Acceptable intermetallic compound formation was achieved at heat ramps of 100 K/min and with chromium as wetting layer. A bondline thickness of 4μm and a Teflon support provided sufficient compliance to form successful bonds considering the wedge errors of the flip chip bonder.

Waterproof, two-level metallizations to mimic processor-like, non-uniform power maps with background and hot-spot heaters were developed for the implementation of single- and multi-cavity test sections. Pin-hole-free dielectric layers (1μm PECVD Si3N4 / 100nm ALD Al2O3) were achieved by conformal thin-film deposition.

Numerous heat transfer assessments yielded the following insights:

The limited heat capacity and flow rate of the coolant were identified as the major contributor to the thermal gradient in convective interlayer heat removal, even when water using as coolant. This is due to the small hydraulic diameter defined by the interconnect density (pitches 100) in the pin-fin in-line case.

Fluid cavities with four-port fluid delivery and heat removal geometry modulation need to be considered for chip stacks larger than 2 cm2 and a interconnect pitch of 50 μm. Their effectiveness was demonstrated with cavities that were either partially fully or half populated with pin-fin arrays. These arrangements result in a significant increase in local fluid flow compared with uniform heat transfer cavities.

Microchannels have proved to dissipate heat efficiently to multiple fluid cavities in the chip stack because of the improved die-to-die coupling, caused by the 50% fin fill factor. This is advantageous for disparate tier stacking. The high-power die can benefit from heat dissipation into cavities adjacent to low-power tiers.

Additional recommendations, critical for electro-thermal co-design, are also discussed: i) Heat spreading in the silicon helps to mitigate hot-spots below a critical spatial dimension of 1mm. ii) High heat flux macros should be placed towards the fluid inlet and die corners if the two- or four-port configuration is implemented, respectively. iii) A manifold width of 1mm should be considered to achieve a fluid maldistribution below 1% between the fluid cavities. iv) A 1.6 ms thermal time constant was derived for an interlayer cooled chip stack. Hence, predictive cooling-loop control schemes need to be implemented to account for the comparable high pump time constant.

Finally, for the first time, the superiority of interlayer cooling as a volumetric heat-removal method could be experimentally demonstrated on the pyramid chip stack test vehicle with four fluid cavities and three power dissipating tiers. Aligned hot-spots were included with 250 W/cm2 heat flux each. A total power of 390 W, corresponding to a 3.9 kW/cm3 volumetric heat flow, could be dissipated on the 1 cm2 device at a 54.7 K junction temperature increase. In comparison, back-side cooling would result in a junction temperature increase of 223 K with respect to the fluid inlet temperature of the microchannel cold plate. Using the results of the present work, it is now possible to design and predict mass and heat transport in an interlayer cooled chip stack, with the support of the proposed best-practice design rules in combination with the validated multi-scale modeling framework. The scalable nature of interlayer cooling will enable “Extreme-3D-Integration” with computation in sugar cube form factor chip stacks, extending integration density and efficiency scaling beyond the “End-of-2D-Scaling”.

Die vertikale Integration von integrierten Schaltungen weist nicht nur bezüglich neuer Mikroarchitekturen sondern auch in ökonomischer Hinsicht ein enormes Potential auf. Die unmittelbare Nähe von Speicherkomponenten und integrierten Schaltungen ermöglicht eine beträchtliche Leistungssteigerung sowie eine signifikante Verbesserung der Energieeffizienz. Die Partitionierung von unterschiedlichen Funktionalitäten und Technologien auf individuelle Ebenen verbessert Fabrikationsausbeute und Systemmodularität substantiell.

Der Paradigmenwechsel hin zum „Stapeln“ von aktiven Komponenten (der Chips) hat eine direkte
Auswirkung auf die Wahl der Kühlkonzepte und war deshalb die Motivation dieser Dissertation. Als Obergrenze hinsichtlich des traditionellen Kühlens via Chip-Rückseite, wurde ein Chip-Stapel bestehend aus einem Logik- und mehreren Speicherbauteilen identifiziert. Um die Transistortemperatur zu minimieren, wird eine Stapelsequenz vorgeschlagen, in der die Komponente mit hohem Wärmefluss in unmittelbarer Nähe des Kühlkörpers platziert wird.

Die einzige volumetrische Methode zur Wärmeabführung, die mit der Anzahl der Chips im Stapel skaliert, ist die so genannte Zwischenlagenkühlung. Deshalb liegt der Fokus dieser Dissertation darauf, ihr Potential zu definieren und eine Modellierungsmethodik zu entwickeln, mit der die Zwischenlagenkühlung ausgelegt und optimiert werden kann. Des weiteren werden fundamentale Aspekte der Zwischenlagenkühlung diskutiert, wie die Geometrie der Wärmeabfuhreinheitszellen, deren Modulation, das Fokussieren der Kühlflüssigkeit, wie auch die vierseitige Flüssigkeitseinspeisung, welche der lokalen Wärmeflussverteilung im Chip-Stapel Rechnung tragen. Ausserdem werden die theoretischen Grundlagen mittels widerstandsbeheizter Testbauteile experimentell validiert, für deren Realisierung spezifische Verbindungs- und Isolationsmethoden entwickelt wurden. Schließlich wird die Leistungsfähigkeit der Zwischenlagenkühlung anhand eines Pyramiden-Chip-Stapels gezeigt.

Ein Multiskalen-Modellierungsansatz wurde für die effiziente Auslegen von ungleichmäßigen Wärmeentzugskavitäten vorgeschlagen. Wärmeabfuhreinheitszellen in periodischer Anordnungen werden mittels der Porösen-Medien Theorie angenähert. Dabei werden ihre Eigenschaften durch die Richtungs- und Geschwindigkeitsabhängige modifizierte Permeabilität und den konvektiven thermischen Widerstand repräsentiert. Um den Druckgradienten auf die DARCY Geschwindigkeit abzubilden, wird eine erweiterte Tensor-Beschreibung entwickelt. Die entsprechenden Parameter werden aus detaillierten Wärme- und Massentransportmodelrechnungen für beliebige Strömungsrichtungen hergeleitet unter Verwendung neu entwickelter Rechenroutinen, welche die Anwendung von periodischen hydrodynamischen und thermischen Randbedingungen ermöglichen. Im Falle der Pin-Fin Arrays stellt sich heraus, dass die Strömungsrichtung generell hin zur maximalen Permeabilität der Struktur tendiert. Um das Temperaturfeld im Chip-Stapel unter Berücksichtigung der Wärmespreizung im Siliziumbauteil zu berechnen, wird eine Feldkopplung zwischen der zweidimensionalen porösen und der angrenzenden dreidimensionalen festen Domäne eingeführt.

Die Ergebnisse der Modellrechnungen sind konservativ und weichen – bei Berücksichtigung der Temperaturabhängigkeit der Viskosität des Kühlmediums – weniger als 20% von der gemessenen Transistortemperatur ab. Dies ist ein sehr gutes Ergebnis, speziell da man dabei auch die immense Reduzierung der Rechenkomplexität bedenkt, dank der die Bestimmung des Massentransports und der Transistortemperaturen innerhalb des Chipstapels in einer Rechenzeit von weniger als 20 min auf einem Arbeitsplatzrechner möglich wird.

Im Rahmen der Technologieentwicklung wurde gesputtertes AuSn 80/20 als eutektische Dünnfilmverbindung untersucht, um leckfreie Verbindungen mit mechanischer, elektrischer und thermischer Funktionalität herzustellen, welche den Einsatz von Wasser als Kühlflüssigkeit ermöglichen. Die Verbindungsqualität wurde für unterschiedliche Unterlotmetallisierungen, Atmosphären, sowie Temperatur-/Kraftprofile untersucht. Der Einsatz einer differentiell gepumpten Kammer ermöglicht die Verwendung von Ameisensäure im Flip-Chip-Bonder zur Reduzierung des Zinn-Oxids auf der Lotoberfläche. Das transiente Flüssig-Fest-Verhalten des Dünnfilmlötprozesses erklärt dessen Empfindlichkeit auf die Unterlotmetallisierung und die Heizrate. Die entsprechenden Erkenntnisse sind für die Erstellung von Prozessrichtlinien zur Herstellung von leckagefreien Verbindungen verwendet worden. Akzeptable intermetallische Phasenbildung konnte mit Heizraten von 100 K/min und unter Verwendung von Chrom als Benetzschicht erzielt werden. Eine Lotschichtdicke von 4 μm, in Kombination mit einem Teflon- Untersatz, resultiert in einer ausreichenden Nachgiebigkeit, um selbst unter Berücksichtigung des Keilfehlers des Flip-Chip-Bonders zuverlässige Verbindungen zu erzielen.

Zur Realisierung von Testbauteilen mit Einzel- und Multikavitäten wurden wasserkompatible Schichtabfolgen mit integrierter Metallisierung auf zwei Ebenen entwickelt. Diese erlauben es, die ungleichmäßige Leistungsdichteverteilung auf einem Prozessor mittels Hintergrund- und Hot-Spot-Heizern nachzuahmen. Konforme defektfreie dielektrische Schichten (1μm PECVD Si3N4 / 100nm ALD Al2O3) wurden mittels Dünnschichtabscheidung hergestellt.

Aus den im Rahmen dieser Dissertation gemachten Wärmeübertragungs-Untersuchungen konnten folgende Erkenntnisse gewonnen werden.

Der resultierende Wärmegradient der konvektiven Zwischenlagenkühlung wird massgeblich von
der begrenzten Wärmekapazität und der Durchflussmenge des Kühlmittels beeinflusst, selbst wenn Wasser als Kühlmedium eingesetzt wird. Dies erklärt sich aus dem geringen hydraulischen Durchmesser, der durch die elektrische Verbindungsdichte (Abstand 100) aufgrund der transientenWirbelablösung die konvektive Wärmeübertragung in Richtung des Kavitätsauslasses. Chip-Stapel ab einer Grösse von mehr als 2 cm2 und mit elektrischen Verbindungsabständen von weniger als 50μm erfordern Kavitäten mit vierseitiger Flüssigkeitseinspeisung, sowie entsprechender Modulation der Wärmeabfuhrgeometrie. Deren Wirksamkeit wurde anhand von Kavitäten, die teils mit voll und teils mit halb bestückten Pin-Fin-Arrays versehen wurden, getestet. Solche Anordnungen führten – verglichen mit uniform bestückten Kavitäten – zu einem signifikanten Anstieg der lokalen Flüssigkeitsgeschwindigkeit.

Mikrokanäle dagegen zeichnen sich dadurch aus, dass bei ihnen der 50% Kühlrippen-Füllfaktor zu einer erhöhten Chip-zu-Chip-Koppelung führt, dank der sie Wärme effizient in mehrere Kavitäten des Chip-Stapels abführen können. Dies ist im Falle von Chip-Stapeln von unterschiedlichen Komponenten von Vorteil. So kann ein Hochleistungschip auch von der Wärmedissipation in Kavitäten von Chips mit geringer Leistungsdissipation profitieren.

Weitere Faktoren von entscheidender Bedeutung für ein elektro-thermisches Co-Design werden ebenfalls diskutiert: i) Hot-Spots können von der Wärmespreizung im Silizium profitieren, falls diese auf weniger als eine kritische Ausdehnung von 1mm beschränkt werden. ii) Makros mit hohem Wärmefluss sollten entweder in die Nähe des Flüssigkeitseinlasses oder in den Chip-Ecken platziert werden, falls die zwei-, beziehungsweise die vierseitige Flüssigkeitsspeisung gewählt wird. iii) Die Breite des Flüssigkeitseinlasses sollte mindestens 1mm betragen, um die Abweichung der Flüssigkeitszufuhr zu den einzelnen Kavitäten auf weniger als 1% zu beschränken. iv) Für Chip-Stapel mit Zwischenlagenkühlung wurde eine thermische Zeitkonstante von 1.6 ms errechnet. Dies lässt auf die Notwendigkeit von vorausschauenden Regelkreisen für den Kühlkreislauf schließen, da die Zeitkonstanten der Pumpen um Größenordnungen höher sind.

Schließlich wurde zum ersten Mal experimentell mittels Pyramiden-Chip-Stapel mit vier integrierten Flüssigkeitskavitäten und drei dissipierenden Schichten die Überlegenheit der Zwischenlagenkühlung als volumetrische Kühlmethode demonstriert. In diesem Experiment konnten aufeinander ausgerichtete Hot-Spots mit jeweils einem Wärmefluss von 250 W/cm2 gekühlt werden, was einer Leistungsableitung von 390 W bzw. einem volumetrischen Wärmefluss von 3.9 kW/cm3 entspricht, welcher im Stapel mit 1 cm2 Fläche zu einem Temperaturanstieg von 54.7 K führt. Im Vergleich, normale Rückseitenkühlung würde hier zu einem Anstieg der Transistorentemperatur von 223 K, relativ zur Vorlauftemperatur der Kühlflüssigkeit der Mikrokanalkühlers, führen.

Mit diesen Erkenntnissen ist es nun möglich, mit Hilfe der vorgeschlagenen Designrichtlinien und in Kombination mit der validierten Multiskalen-Modelliermethodik, den Massen- und Wärmetransport in einem zwischenlagengekühlten Chip-Stapel auszulegen und vorherzusagen. Die Skalierbarkeit der Zwischenlagenkühlung ermöglicht die Realisierung von „extremer 3D-Integration“, also von Chip-Stapeln mit „Zuckerwürfel-Formfaktor“, um eine Steigerung der Integrationsdichte und Effizienz über die der traditionellen 2D-Skalierung inhärenten Limiten hinaus zu ermöglichen.